PCI-SIG Hoàn Thiện Thông Số Kỹ Thuật PCIe 6.0

PCI-SIG đã công bố thông số kỹ thuật cuối cùng của tiêu chuẩn PCIe 6.0, một cập nhật nâng cao tốc độ truyền dữ liệu của giao diện lên 64 GT/s mỗi làn. Để đạt được tốc độ cao như vậy và đảm bảo độ tin cậy và hiệu suất, PCIe 6.0 sử dụng phương pháp đa cấp biến động sóng hình xung (PAM-4) với bốn mức độ sửa lỗi tiến (FEC). Với tất cả các phức tạp của PCIe Gen6, ban đầu nó sẽ được sử dụng cho các ứng dụng không nhạy cảm với chi phí, chẳng hạn như tính toán hiệu năng cao và trung tâm dữ liệu.

PCIe 6.0 là một bước tiến quan trọng so với PCIe 5.0. Không chỉ vì tốc độ truyền cao hơn (cung cấp băng thông tổng cộng 256 GB/s qua 16 làn hai chiều) mà chủ yếu là vì nó mang lại các tính năng như tín hiệu PAM-4 trước đây chủ yếu được sử dụng cho các công nghệ mạng cao cấp và giới thiệu mã hóa dựa trên đơn vị điều khiển luồng Flit (FEC), kiểm tra dư thừa chu kỳ (CRC) và trạng thái nguồn L0p.

Việc duy trì tính toàn vẹn tín hiệu ở 64 GT/s với PAM-4 khá khó, vì phương pháp mã hóa này dễ gây lỗi hơn so với mã hóa không trở lại zero nhị phân (NRZ) truyền thống được sử dụng bởi PCIe. Vì PCIe là một giao diện để kết nối nội bộ, nó không chỉ cần nhanh mà còn ít độ trễ. Để đảm bảo độ trễ thấp trong khi đủ mạnh mẽ để sửa lỗi bit tất yếu xảy ra ở tốc độ cao khi sử dụng PAM-4, phương pháp FEC của PCIe 6.0 được tăng cường bổ sung bằng CRC phải đảm bảo độ trễ thấp.

Mặc dù PCIe 6.0 là sự cải tiến quan trọng nhất của tiêu chuẩn PCI Express kể từ phiên bản 3.0 vào năm 2010, các máy chủ và nền tảng khách hàng hỗ trợ PCIe 6.0 sẽ tiếp tục tương thích ngược với các thẻ hiện có.

Việc giới thiệu PAM-4 (và mọi thứ đi kèm) sẽ tăng chi phí triển khai PCIe 6.0 và làm cho bộ điều khiển PCIe 6.0 và các lớp vật lý khác tốn nhiều năng lượng hơn PCIe 5.0. Tin vui là hiệu suất năng lượng tổng thể của công nghệ mới hứa hẹn sẽ cao hơn PCIe 5.0, vì vậy sẽ hợp lý cho nhiều ứng dụng chuyển sang PCIe 6.0, đặc biệt là trong những trường hợp có thể giảm số làn.

Tuy nhiên, việc triển khai PCIe 6.0 trên silic hợp kim chỉ là một phần của thách thức. Truyền tín hiệu qua các bo mạch in (PCB) của nó phải được tối ưu hóa để giảm nhiễu chéo, mất mát, phản xạ và tính toàn vẹn tín hiệu. Trong nhiều trường hợp, cần sử dụng các thiết bị tái định thời cho các ứng dụng PCIe 6.0, nhưng chỉ cho phép hai thiết bị tái định thời theo tiêu chuẩn.

Nhìn chung, vì sự phức tạp trong việc triển khai, PCIe 6.0 ban đầu chỉ được sử dụng cho các ứng dụng có lợi nhất từ nó, bao gồm trí tuệ nhân tạo và học máy cũng như các trình tăng tốc HPC, ứng dụng trung tâm dữ liệu như ổ cứng 6cao cấp, ô tô, IoT và các ứng dụng hàng không/vũ trụ/quân sự có thể hưởng lợi từ số làn thấp và băng thông tối đa.

“Theo dự báo, thị trường ổ cứng SSD PCIe sẽ tăng trưởng với tỷ suất tăng trưởng hàng năm (CAGR) 40% lên hơn 800 exabyte vào năm 2025, PCI-SIG tiếp tục đáp ứng nhu cầu tương lai của các ứng dụng lưu trữ,” Greg Wong, người sáng lập và chuyên viên phân tích chính tại Forward Insights, nói. “Với ngành công nghiệp lưu trữ chuyển đổi sang công nghệ PCIe 4.0 và sắp ra mắt công nghệ PCIe 5.0, các công ty sẽ bắt đầu áp dụng công nghệ PCIe 6.0 vào lộ trình sản phẩm của họ để bảo đảm sự bền vững và tận dụng băng thông cao và độ trễ thấp mà công nghệ PCI Express mang lại.”

Các công ty như Cadence và Synopsys đã cung cấp các bản triển khai sơ bộ của PCIe 6.0 trong vài quý trước đây, vì vậy có thể đã có các công ty đang phát triển chip hỗ trợ PCIe Gen6. Chúng tôi nghi ngờ rằng những sản phẩm này sẽ được ra mắt trong năm nay, vì nền tảng máy chủ và khách hàng năm 2022 chỉ hỗ trợ PCIe Gen 5. Tuy nhiên, có thể các thiết bị PCIe Gen 6 sẽ có mặt trên thị trường vào năm 2023 hoặc 2024.